Programme d’études 2022-2023 | English | ||
Digital Electronics | |||
Unité d’enseignement du programme de Master : ingénieur civil électricien (MONS) (Horaire jour) à la Faculté Polytechnique |
Code | Type | Responsable | Coordonnées du service | Enseignant(s) |
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UI-M1-IRELEC-004-M | UE Obligatoire | VALDERRAMA SAKUYAMA Carlos Alberto | F109 - Electronique et Microélectronique |
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Langue d’enseignement | Langue d’évaluation | HT(*) | HTPE(*) | HTPS(*) | HR(*) | HD(*) | Crédits | Pondération | Période d’enseignement |
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| Anglais | 26 | 22 | 0 | 0 | 0 | 4 | 4.00 | 1er quadrimestre |
Code(s) d’AA | Activité(s) d’apprentissage (AA) | HT(*) | HTPE(*) | HTPS(*) | HR(*) | HD(*) | Période d’enseignement | Pondération |
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I-SEMI-003 | Digital Electronics | 26 | 22 | 0 | 0 | 0 | Q1 | 100.00% |
Unité d'enseignement | ||
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UI-M1-IRELEC-005-M Analog Electronics |
Objectifs par rapport aux acquis d'apprentissage du programme
Acquis d'apprentissage de l'UE
Comprendre le fonctionnement interne des circuits numériques CMOS, être capable de les concevoir, tester/simuler, optimiser et implémenter en technologie CMOS, tout en appliquant des techniques présentées pendant le cours théorique. Maitriser les outils de développement CAO industriel Cadence et Synopsys. Concevoir en langage VHDL au niveau RTL des circuits et structures numériques complexes, les simuler, optimiser et synthétiser (RTL et logique) sur un support reconfigurable à base de composants FPGA. Maitriser les outils de développement CAO industriel Altera/Xilinx.
Contenu de l'UE : descriptif et cohérence pédagogique
ASIC, FPGA, et composants standards. Techniques et étapes de conception. Modélisation du transistor MOS. Construction de portes logiques. Portes CMOS. Portes de Transmission. Marges de Bruit. Relations de taille des transistors. Estimation des délais. Fan-in et Fan-out. Dimensionnement optimal. Floor-planning. Lay-out. Structures régulières. Mémoires. Additionneurs. Multiplieurs. Chemins de données et de contrôle. Alimentations. Distribution du signal d'horloge. Circuits synchrones. Latch et Flip-Flop. Estimation des délais. Décalage d'horloge (Skew et Jitter). Logique dynamique (Domino et Nora). Synthèse logique. Réalisation de circuits numériques complexes en technologie CMOS à l'aide des outils de CAO Cadence et Synopsis. Réalisation de circuits numériques complexes en technologie reconfigurable FPGA à l'aide des outils de CAO Altera et Xilinx.
Compétences préalables
Électronique Physique. Systèmes Logiques. Électronique Analogique.
Types d'activités
AA | Types d'activités |
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I-SEMI-003 |
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Mode d'enseignement
AA | Mode d'enseignement |
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I-SEMI-003 |
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Supports principaux
AA | Supports principaux |
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I-SEMI-003 | Note de cours - I-SEMI-003- Digital Electronics - C. Valderrama |
Supports principaux non reproductibles
AA | Supports principaux non reproductibles |
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I-SEMI-003 | Diverses informations sont disponibles sur le site d'enseignement assisté par ordinateur: notes de cours, exemples et tutoriels, épreuves des années précédentes (parfois avec résolution), tests en ligne (QCM) permettant aux étudiants de s'évaluer, liens utiles, outils CAO électronique, présentations complémentaires. |
Supports complémentaires
AA | Supports complémentaires |
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I-SEMI-003 | Copie de présentation - I-SEMI-003- Digital Electronics - C. Valderrama |
Supports complémentaires non reproductibles
AA | Support complémentaires non reproductibles |
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I-SEMI-003 | Digital Integrated Circuits: A Design Perspective. Jan M. Rabaey, Anantha P. Chandrakasan, Borivoje Nikolić. 2003. Pearson Education. 761 pages. ISBN 0130909963. Modern VLSI Design: IP-Based Design (4th Edition), Wayne Wolf, Prentice Hall, ISBN-13: 978-0137145003. |
Autres références conseillées
AA | Autres références conseillées |
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I-SEMI-003 | Weste and Eshraghian, "Principles of VLSI Design - A Systems Perspective" 2ed. Cmos Vlsi Design: A Circuits and Systems Perspective. Neil H. E. Weste, David Harris. 2005. Pearson/Addison-Wesley. 967 pages. ISBN 0321149017 Weste, Harris, "CMOS VLSI Design - A Circuits and Systems Perspective" 3ed. Overview, Geiger, Allen, Strader "VLSI Design techniques for analog and digital circuits" McGraw-Hill Device sizing, Sutherland,Sproull and Harris, "Logical Effort: Designing Fast CMOS Circuits" Wiring & timing, Dally and Poulton "Digital Systems Engineering" Advanced processing, Chang and Sze "ULSI Technology". |
Reports des notes d'AA d'une année à l'autre
AA | Reports des notes d'AA d'une année à l'autre |
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I-SEMI-003 | Autorisé |
Evaluation du quadrimestre 1 (Q1) - type
AA | Type(s) et mode(s) d'évaluation du Q1 |
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I-SEMI-003 |
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Evaluation du quadrimestre 1 (Q1) - commentaire
AA | Commentaire sur l'évaluation Q1 |
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I-SEMI-003 | Total 1ére session (1ére quadrimestre - janvier) : 100%. Examen théorique, 50% de la note d'AA; Exercice(s) coté(s) hors-session d'examen, 40% de la note d'AA; Travaux pratiques de laboratoire, 10% de la note d'AA; Commentaires complémentaires introduits par l'enseignant : Exercice(s) coté(s) eTest: hors-session d'examen, durée 2h maximum au moins une semaine après la dernière séance de TP et d'exercices; Examen théorique: oral/écrit/eTest, en groupes de 7 étudiants maximum par demi-journée (4hs); |
Evaluation de l'épreuve de rattrapage du quadrimestre 1 (Q1) pour B1BA - type
AA | Type(s) et mode(s) d'évaluation rattrapage Q1(BAB1) |
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I-SEMI-003 |
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Evaluation du quadrimestre 3 (Q3) - type
AA | Type(s) et mode(s) d'évaluation du Q3 |
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I-SEMI-003 |
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Evaluation du quadrimestre 3 (Q3) - commentaire
AA | Commentaire sur l'évaluation Q3 |
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I-SEMI-003 | Types d'évaluation en 2ème session: Examen théorique, 55% de la note d'AA; Exercice(s) coté(s),45% de la note d'AA; Commentaire sur l'évaluation de 2ème session L'évaluation de l'AA comporte: Évaluation d'exercices (eTest durée 2h maximum) suivi d'un Examen théorique (oral/écrit/eTest), en groupes de 7 étudiants maximum par demi-journée (4hs). |